Senior ASIC Timing
Il y a 2 jours
Elsene, Brussel-Hoofdstad, Belgique
Synopsys, Inc.
Temps plein
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Synopsys, Inc. in Brussels seeks an experienced timing closure engineer to own static timing analysis for high-performance memory IP and SoC designs. You will work across process corners, implement automation, and collaborate with physical design, RTL, and verification teams to hit aggressive targets.
You bring 5–9 years of STA experience, strong Python and Tcl scripting, and deep knowledge of PrimeTime, PTECO, and DMSA. Join a global team shaping next‑gen silicon in a fast-paced environment.